スペアナを作る

この度、スペアナを作り直すことにしました。

前に作ったスペアナの問題点として、

�@ １ｓｔＬＯがフリーランのため侠帯域の測定が出来ない。

�A ＰＯＳ−２１２０Ｗの出力周波数がリニアでないため周波数の読み取り誤差が大きい。

�B ８６０ＭＨｚ（２ndLO）のスプリアスがある。

�C １ｓＩＦを１ＧＨｚとしたため、５００ＭＨｚと１ＧＨｚでフロアレベルが上昇する。

等の問題点がありました。

�@ については、ＰＬＬ化してみます。

�A ＰＬＬ化することによりかなり改善される見込みです。

�B 2ndLOを、１１４０ＭＨｚとしてみます。

�C １ｓｔＩＦを１．０５ＧＨｚにします。（これで５５０ＭＨｚのみ影響を受ける見込みです）

まずは、１ｓｔＬＯのＰＬＬ化から始めます。

ＰＬＬＩＣには、アナログデバイゼスのＡＤ４１１８を使います。

ＡＤＦ４１１８のレファレンスとして、４．２ＭＨｚ〜８．２ＭＨｚをＤＤＳから入力します。これを１/１０して基準信号を４２０ＫＨｚ〜８２０ＫＨｚとします。

ＰＯＳ２１２０の出力は、Ｎ分周期で１/２５００します。１０５０ＭＨｚ÷２５００＝４２０ＫＨｚ、２０５０ＭＨｚ÷２５００＝８２０ＫＨｚとなり１０５０ＭＨｚ〜２０５０ＭＨｚ

が出力されます。ＤＤＳが１Ｈｚ変化すると、２５００Ｈｚ変化することになります。

回路図です。（クリックで拡大します）

（ＡＶＲのＩＳＰ配線は省略しています） ＡＤＦ４１１８制御プログラム（ＡＴtiny2313-20）

これを、ＣＤ−ＲＯＭのケースに入れてみました。中身を全部取って１ｍｍのアルミ板でシャーシを作りました。

このＣＤ−ＲＯＭのケースは鉄製のようですし、大きさが同じなので後でケースに入れるとき楽そうです。

（リサイクルショップで10５円でした）

２ＧＨｚ付近のスペクトルです。 位相雑音は、１０ＫＨｚオフセットで−９１ｄｂｃ/Ｈｚです。 ＰＯＳ２１２０のカタログ値はー９６ｄｂｃ/Ｈｚですのでもう少し改善が出来そうです。

１． ０５ＧＨｚ〜２．０５ＧＨｚまでの出力レベルです。 １． ６ＧＨｚ付近にディップがありますが今のところ原因不明です。 このままでは、少しレベル不足なので別のデバイスを物色中です。 UPC1677,uPC1678も使ってみましたが１．５ＧＨｚから上でゲイン不足で今回の用途には不向きだということが判り使いませんでした。

問題点

�@ 出力が帯域内で平坦でない。

�A 出力レベルがもう少し欲しい。（＋１５ｄｂｍ）　（�@�Aを併せて新しいデバイスを検討）

�B Ｌｏｏｐフィルタの定数の最適化。（これは、次にＤＤＳも含めて全体として検討）

ＭＮＡ−６

ミニサーキット社のMonolithic AmplifierにＭＮＡ−６というＩＣがあります。

０． ５ＧＨｚ−２．５ＧＨｚで＋１５ｄｂｍ以上の出力が取れるとあります。

今回、これを入手してみました。　　データーシート

基板に実装したところです。

ＩＣ本体は、約３ｍｍ角とかなり小さいです。

電源は、２．８Ｖ、５Ｖとありますが５Ｖにすると実装方法が悪いのか発振が止まりません。無理やり入力を入れると０ｄｂｍの入力で＋２０ｄｂｍの出力があります。

そこで電圧を３．３Ｖに落としてＰｉｎ７からＰｉｎ８への３３Ωを

１００Ωに換えてみたところ発振は止まりました。

その時の周波数特性が下の図です。

入力０ｄｂｍ 電源　３．３Ｖ　８０mA １Ｇ−２ＧＨｚで＋１４ｄｂｍ以上出力がとれました。 周波数特性もほぼフラットでいい感じです。

液晶表示部

表示には、ＳＨＡＲＰのパッシブカラー液晶モジュールＬＭ３２Ｃ０４１（昔秋月に売っていた）をＡＶＲで制御してみようと思います。

ＡＶＲはＡＴmega４８−２０を２７ＭＨｚのクロックで働かせてみます。（２７ＭＨｚに深い意味はありません。手持ちの水晶の中で、基本波で一番発振周波数の高いのがこの２７ＭＨｚの水晶です）

回路図です。（クリックで拡大） （ＩＳＰ配線は省略しています） 液晶のバックライトには、秋月で売っている冷陰極管＋インバータセット のインバータ部分を使っています。（ここらあたりは、前回のスペアナ表示部と一緒です。）

ＬＭ３２Ｃ０４１とＡＴmega４８との結線表

ＬＭ３２Ｃ０４１			ＡＴmega４８
ＰＩＮ　Ｎｏ	記号	機能	ＰＩＮ　Ｎｏ	ＰＯＲＴ
1	VSYNC	垂直同期信号	１８	ＰＢ４
2	HSYNC	水平同期信号	１９	ＰＢ５
3	VSS	グランド
4	DCK	ドットクロック	１５	ＰＢ１
5	VSS	グランド
6	DISP	ＤＳＰ　ＯＦＦ信号
7	VDD	ロジック電源（＋５Ｖ）
8	VEE	液晶駆動電源（＋３０Ｖ）
9	VSS	グランド
10	R1	赤色データ	１４	ＰＢ０
11	R2		２	ＰＤ０
12	R3		３	ＰＤ１
13	G1	緑色データ	４	ＰＤ２
14	G2		５	ＰＤ３
15	G3		６	ＰＤ４
16	B1	青色データ	１１	ＰＤ５
27	B2		１２	ＰＤ６
18	B3		１３	ＰＤ７
19	VR1	外付け可変抵抗用 （１０ＫΩ）
20	VR2

カラーパターンを表示させたところです。 プログラム ＡＶＲとＢａｓｉｃを使って、液晶に画面表示させることが出来ました。 表示速度が気になりましたが、スペアナ画面表示する分には問題ない 早さだと感じています。

これを、次にスペアナの画面表示用に加工します。

ＬＭ３２Ｃ０４１は、横３２０ドット、縦２４０ドットで上の１番目ラインの左から右に３２０ドット表示し次に２番目ラインを表示し・・２４０番目ラインの右端で１画面表示が

終わります。

いろいろ考えたのですが、画面を横長で使うのが一番いいのですが、そうするとプログラムが複雑になってＡＶＲをＢＡＳＣＯＭ（ＤＥＭＯ版）の容量内に収めるのが困難

です。

そこで画面を縦に使うことにします。１ｓｔＬｏの１スイープと１画面表示を同期させ、１ラインごとに入ってきた信号の強さに合わせて線を書かせるとスペアナの表示が

出来るのではという考えです。

その考え方でプログラムを作って表示させてみました。

ＤＤＳ　−　自作ラダーフィルタ　ー　Ａ／Ｄ変換　―　液晶表示

ＤＤＳは秋月のＤＤＳを使っています。

出力は４．２Ｍ〜８．２Ｍあればいいし出力周波数の設定も簡単なので使います。

（左図は、中心周波数１０．６９５ＭＨｚ　ＳＰＡＮ１０ＫＨｚ）

ＤＤＳで出力し、液晶に信号を送ります。液晶は１ライン表示して

ＤＤＳに終了の信号を送ります。この信号を受けてＤＤＳは次の

信号を出力します。これを２００ライン分繰り返し終わると最初に

戻ります。

プログラム

このプログラムでの表示速度は、１スイープ約２００ｍｓ位です。

せめて１００ｍｓくらいにはしたいものですが・・

今後の課題です。

実験風景です。 回路図

ＩＦフィルタ

ＲＢＷを決めるＩＦフィルタですが、最初はＬＣフィルタ（〜３Ｍ）、セラミックフィルタ（１０Ｋ〜３００Ｋ）、クリスタルフィルタ（１Ｋ〜３Ｋ）で作るつもりでしたが

ＣＱ出版社の「ＬＣフィルタの設計＆製作」の中にあるスペアナ用のＬＣフィルタを実験したところ１０Ｋ〜１Ｍくらいまでは作れそうな感じがしてきたので

もう少しつついてみることにします。

実験回路です。 ＯＰアンプなどとありますが、２ＳＣ１８１５を使ってみました。

1段での実験結果です。（エミッタからの正帰還抵抗は０オーム）

入力抵抗	３ｄｂ帯域幅	挿入損失	特性
０オーム	１．９２ＭＨｚ	−５ｄｂ
１００オーム	１．５６ＭＨｚ	−６ｄｂ
５００オーム	５８０ＫＨｚ	−１２ｄｂ
１Ｋオーム	４４０ＫＨｚ	−１６ｄｂ
１．５Ｋオーム	４００ＫＨｚ	−２０ｄｂ
２．５ＫＨｚ	３８０ＫＨｚ	−２２ｄｂ

次は、これを２段接続して、挿入損失補填用にＴｒ１石のアンプをつけてみました。

入力抵抗	３ｄｂ帯域幅	挿入損失	特性
１００オーム	６２０ＫＨｚ	−１５ｄｂ （右図はアンプで補正した後）
１．５Ｋオーム	１２０ＫＨｚ	−２３ｄｂ （同）

２段構成でこれくらいの特性が出るのならば、５段くらいにするといけるのではと思えます。

４段構成にしてみました。 回路図 回路中、２SC1815のエミッタに入っている帰還量調整用の抵抗 は、調整がかなりクリチカルで０．５オーム変わっても帯域幅がかなり変化します。 ４段作りましたが、定数はみな同じでもこの抵抗値は３０オーム前後で微妙に違ってきました。 一応４段で使ってみて、足りないようならもう１段入れることにします。 帯域幅は設計値とは、少し違っていますが微調整するのに適当な抵抗もないのでこのまま使ってみるこにします。

RBW	実測	SPAN　=　10MHｚ	SPAN　=　1MHｚ
１０K	１４K
３０K	３８ｋ
１００K	９６ｋ
３００K	３５６ｋ

２００７年５月２６日

ここで、１０ＫＨｚのＲＢＷで実用になるのか前に作ったスペアナを使って１ｓｔＬＯ（ＰＬＬ化）と、液晶表示装置を使って実験してみました。

実験風景です。 よく、こんな感じで働くなと自分でも感心してしまいます。

	フルスパン ＲＢＷ＝３ＭＨｚ SweepTime=200ms ３５０ＭＨｚ　−１０ｄｂｍの信号を入れたところです。 （自作　Ｖ・ＵＨＦ用ＳＧ使用） 使ったＳＧの第２高調波はー６０ｄｂｍ下なのでノイズに 埋もれています。 右に見えるのは、第２ＬＯ（８６０ＭＨｚ）のスプリアスです。
	左図は、上の信号を ＳＰＡＮ＝２００ＫＨｚ ＳｗｅｅｐＴｉｍｅ＝５００ｍｓｅｃ ＲＢＷ＝１０ＫＨｚ で見たものです。 リンギングもなく、きれいに見えています。 前のフリーランの時と比べると、いい感じになりました。

この調子だと、ＲＢＷ＝３ＫＨｚ、１ＫＨｚも夢ではないかもしれません。

２００７年６月７日

ＬoｇＡＭＰ

ここには、ＡＤ８３０７を使います。

ＡＤ８３０７のデータシートには、ＡＤ６０３と組み合わせてダイナミックレンジを拡大する方法が記してあります。

（ＡＤ８３０７　DataSheetより） ６０３と８３０７の間にＢＰＦが入れてあります。 これを入れることにより、リニア領域が＋１０ｄｂｍから‐１００ｄｂｍまで＋−１ｄｂの 間に入るようになります。このフィルタが無いと低い方が-８０ｄｂｍまでしか計測出来なくなります。 ただ、ここに狭いフィルタを入れたのではＲＢＷがそれ以上広く出来ないということになります。 そこでリニア域が狭くなるのは覚悟の上で、ここにＲＢＷ＝３ＭＨｚのフィルタを持って来ることにします。 そのフィルタは、ガウシャン型のＢＰＦを使うことにします。

左図が、ガウシャン型５次のＢＰＦです。 定数は、「ＬＣフィルタの設計と製作」ＣＱ出版社を参考にして導きだしました。 これを、上図のＢＰＦの所に入れます。 インピーダンスは５０オームで計算しています。 Ｃは近い切りのいい数値に変えています。

帯域幅は、約３ＭＨｚになりました。 ただ、上の定数は帯域幅４ＭＨｚで計算したものです。最初３ＭＨｚで計算した定数では２ＭＨｚの帯域幅となりました。 原因はよく判りませんがこのまま使うことにします。

久しぶりに、プリント基板をエッチングして作りました。 +１０ｄｂｍ〜−９０ｄｂｍまでの１００ｄｂでほぼリニアの特性が得られました。

こちらは、前に作っていたＡＤ６０３の変わりにフォワードＡＧＣ用の２ＳＣ２３４８を使ったものです。 ０ｄｂｍ〜−９０ｄｂｍまでは、リニアな特性が出せました。 こちらには、段間のフィルタが入れてありません。 フィルタを入れるとこちらでも１００ｄｂのリニア域が実現できそうな感じです。

２００７年６月１３日

３ｒｄＬＯ＋ＭＩＸ

３ｒｄＬＯには、１３２．５ＭＨｚの水晶発振ユニットが入手できましたのでこれを使うことにしました。

出力は＋１０ｄｂｍありますので３ｄｂのＡＴＴを通してＴＵＦ−１に入れます。

ＭＩＸの後には、２ＳＣ１８１５のＮＦＢアンプを1段入れてロス分をカバーして全体でほぼゲイン０にする予定ですが、実際は＋１．５ｄｂゲインがあります。

後で、２ＳＣ１８１５のＮＦＢアンプの定数を調整してゲイン０にします。

回路図

これで少し周波数関係が変わります。

２ｎｄＩＦ=10．７ＭＨｚ+１３２．５ＭＨｚ=１４３．２Ｍｈｚ

2ndLOもＰＬＬの分周比の関係で１１９０．４ＭＨｚになりますので１ｓｔＬＯは

１０４７．２ＭＨｚ−２０４７．２ＭＨｚまでを使うことになります。

０ｄｂｍ入力時のスプリアス

		０ｄｂｍ入力時までリニアリティは確保されています。 全体を通して信号レベルは、０ｄｂｍ以下にしますのでこれでいいことになります。
０−５００ＭＨｚ	０−２００ＭＨｚ

−１０ｄｂｍ入力時のスプリアス

		この後にＲＢＷのフィルタが来ますので スプリアスはきれいさっぱり無くなってくれるでしょう。
０−５００ＭＨｚ	０−２００ＭＨｚ

２００７年６月２０日

２ｎｄＬＯ＋ＭＩＸ

回路図

構成は、ＰＬＬにはＴＣ５０８１を使います。

最初の分周にはＴＤ６１２７ＢＰを使って１/１２８（１１９０．４ＭＨｚ÷１２８＝９．３ＭＨｚ）にしています。

このＩＣの最大周波数は１ＧＨｚになっていますが１．２ＧＨｚでも使えています。

その後ＴＣ９１９８で１/９３（９．３ＭＨｚ÷９３＝１００ＫＨｚ）して１００ＫＨｚを取り出します。

最初はＡＤＦ４１１７を使って作っていましたが、ご昇天させてしまい手持ちがなくなったので上記の構成にしました。

ＡＤＦ４３６０−６というデバイスも入手していたのですが、実装の目途がたたずにあきらめてごく平凡な構成としました。

１１９０．４ＭＨｚを作り出すＶＣＯは、秋月で売っているＭＱＣ３０９−１０１６（発振周波数範囲　９８０ＭＨｚ〜１０５０ＭＨｚ）を使います。

ＭＩＸには、ミニサーキットのＲＭＳ−２を使っています。ＲＦ/ＬＯの周波数範囲は５−１０００Ｍですが問題無く使えています。

2ndLO用の１１９０．４ＭＨｚのＶＣＯを準備します。 まずは、ケースに止めてあるハンダをはずして中身を取り出します。 左の上部分がＬにあたります。 ここにハンダを盛って発振周波数を高くします。

ハンダを盛った様子です。 これ位盛って、発振周波数が１１７０ＭＨｚ〜１２１０ＭＨｚ位まで可変出来るようになりました。 後、ケースに戻すと発振周波数が変わりますのでコントロール電圧の中心部分で目的周波数になるように調整しました。 これだけハンダを盛るとＱが下がるのか出力レベルはかなり下がります。

準備した基盤です。 左側が、ＶＣＯとポストアンプ（uPC2710） 右上が、ＭＩＸ部分になります。 右下が、出力アンプ（uPC1651G）とＬＰＦ です。

部品を実装したところです。

ＰＬＬ制御部です。

入力に１０４０ＭＨｚ、０ｄｂｍの信号を入力したときの出力です。

ＶＣＯの出力スペクトラムです。 １００ＫＨｚオフセットで、位相雑音は−１１４．２ｄｂｃ/Hzです。

２００７年６月２５日

１ｓｔＬＯの改善

１ｓｔＬＯの出力アンプを、ＭＮＡ−６に替えました。

基板も新たに作りました。 構成は POS2120 - uPC2708 - MNA-6の構成です。 ２７０８とＭＮＡ−６の間にデバイダを入れて１ｓｔＬＯを 取り出せるようにしました。 （将来ＴＧを作る時の為） ＭＡＸＨＯＬＤ機能を使って出力レベルを測ってみたところ上図のようになりました。

帯域内に渡ってほぼ平坦な出力（約＋１５ｄｂｍ）を得ることが出来ました。

最後に、シールドケースを被せて出来上がりです。

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